▲ 개발된 클록 생성 반도체 회로의 구조(상단)와 실제 사진 / 기준 클록을 주입해 고주파 클록을 생성하는 ILCM 구조에, SSFTL을 적용해 잠금 상태에서도 남는 주파수·위상 오차를 지속적으로 추적·보정했다. IPTC 기술로 기준 신호의 주입 타이밍을 미세하게 조절함으로써, 참조 스퍼가 커지는 것을 억제했다. 아래 그림은 28나노미터 공정으로 제작한 클록 생성 회로 시험 칩의 다이(die) 현미경 확대 이미지이다(그림 및 설명=UNIST)   © 특허뉴스

반도체 칩 내부의 수십억 개 소자가 ‘클록(Clock)’ 신호에 맞춰 정밀하게 작동하는 가운데, 고속 통신과 AI 연산 환경에 적합한 고품질 클록 신호를 생성하는 초소형·저전력 반도체 회로 기술이 개발됐다.

UNIST 전기전자공학과 윤희인 교수 연구팀은 참조 스퍼(Reference spur) 잡음을 획기적으로 낮춘 ILCM(Injection-Locked Clock Multiplier) 기반 클록 신호 생성 반도체 회로를 개발했다고 밝혔다.

반도체 칩은 주기적인 전기 신호인 ‘클록’에 맞춰 데이터를 처리한다. 특히 5G·6G 고속 통신칩이나 AI 칩처럼 대용량 데이터를 초고속으로 처리하는 환경에서는 클록 신호의 품질이 시스템 성능과 직결된다. 클록 신호의 반복 주기는 1초에 수억 번(MHz)에서 수십억 번(GHz)에 이르며, 이 주기가 일정하지 않을 경우 발생하는 오차를 ‘지터(Jitter)’라고 한다.

ILCM 방식은 지터를 최소화할 수 있는 구조로 알려져 있지만, 기준 신호를 강제로 주입하는 과정에서 ‘참조 스퍼’라는 또 다른 잡음이 발생하는 한계가 있다. 연구팀은 이 문제를 해결하기 위해 링 발진기(Ring VCO) 기반 ILCM 방식을 채택하고, 주파수 추적(SSFTL) 및 기준 신호 주입 타이밍 보정(IPTC) 설계 방식을 적용해 참조 스퍼를 효과적으로 억제했다.

개발된 회로는 2.1GHz 출력 조건에서 참조 스퍼 –81.36dBc(반송파 기준 데시벨)를 기록했다. 이는 현재까지 보고된 링 발진기 기반 ILCM 회로 중 세계 최저 수준이다. 지터 역시 280.9펨토초(fs, 1000조 분의 1초)를 달성해 초고속 반도체 환경에 적합한 성능을 입증했다.

회로 면적은 28nm CMOS 공정 기준 0.0444mm²로 소형화에 성공했으며, 전력 소모는 12.28mW(밀리와트)로 최소화했다. 이에 따라 공간 제약이 크고 배터리 효율이 중요한 모바일 기기와 사물인터넷(IoT) 센서에도 적용 가능하다.

연구팀은 “ILCM 방식은 빠르고 효율적인 클록 생성 기술이지만 참조 스퍼가 성능을 제한해 왔다”며 “이번 기술은 단순한 회로 구조로 참조 스퍼를 최소화하면서도 전력 소모를 낮춰 6G·AI·고속 인터커넥트용 클록 소스로 폭넓게 활용될 수 있다”고 밝혔다.

이번 연구에는 남현준, 안효경 연구원이 제1저자로 참여했으며, 연구 결과는 IEEE 반도체 회로 공학회가 발행하는 반도체 회로설계 분야 학술지 'Journal of Solid-State Circuits'에 2월 6일 게재됐다.

논문명은 A Low-Reference-Spur Injection-Locked Clock Multiplier Using Sub-Sampling Frequency Tracking Loop and Injection Pulse Timing Calibrator이다.